FPGA包含一個最先進的二維基于行和列的體系結(jié)構(gòu)，以實現(xiàn)自定義邏輯。不同速度的列和行互連提供邏輯塊（LB）和IO之間的信號互連。

邏輯數(shù)組由LB組成，每個LB中有16個邏輯切片（LS）。切片是一個小的邏輯單元，提供了用戶邏輯函數(shù)的有效實現(xiàn)。lb通過整個設(shè)備被分組成行和列。AGM FPGA器件的密度從6K到16K片不等。

設(shè)備全局時鐘網(wǎng)絡(luò)由多達8條驅(qū)動貫穿整個設(shè)備的全局時鐘線組成。全局時鐘網(wǎng)絡(luò)可以為設(shè)備內(nèi)的所有資源提供時鐘，例如輸入/輸出元件（IOEs）、切片。全球時鐘線路也可用于其他高風(fēng)扇輸出信號。